降低FPGA的設(shè)計功耗協(xié)調(diào)和平衡藝術(shù)[3]

  設(shè)計方法

  為使設(shè)計消耗最小的動態(tài)功耗，可采用優(yōu)化的算法來降低多余和無意義的開關(guān)活動，例如具有許多不同狀態(tài)的狀態(tài)機。一個二進制編碼的狀態(tài)機將通過觸發(fā)器產(chǎn)生多個比特并形成組合邏輯，采用格雷碼或One-hot編碼可降低從一個狀態(tài)到另一個狀態(tài)的開關(guān)次數(shù)。同時工程師在實現(xiàn)降低功耗的目標時，需要平衡格雷碼所需的額外組合邏輯，或One-hot編碼所需的附加觸發(fā)器。

  數(shù)據(jù)保護和操作數(shù)隔離是另一種降低功耗的技術(shù)。在這種技術(shù)中只要沒有輸出，數(shù)據(jù)路徑算子的輸入都會保持穩(wěn)定。輸入的開關(guān)行為會波及其它電路，因此即使在忽略輸出的情況下也能消耗功率，例如某個集成了基本算術(shù)邏輯單元（ALU）的設(shè)計。通過保持輸入的穩(wěn)定性（停止開關(guān)），開關(guān)動作的數(shù)量就能得到減少。這種方法為每個模塊的輸入端提供了保護邏輯（觸發(fā)器和/或門電路），減少了開關(guān)動作，從而降低了系統(tǒng)整體的功耗。

  在時鐘網(wǎng)絡(luò)上減少開關(guān)動作也可大幅降低功耗。多數(shù)可提供獨立全局時鐘的FPGA是分割為幾部分的，若一個設(shè)計間歇地采用部分邏輯，就可關(guān)掉其時鐘以節(jié)省功耗。最新FPGA中的PLL可禁止時鐘網(wǎng)絡(luò)并支持時鐘轉(zhuǎn)換，因此既可關(guān)掉時鐘也可轉(zhuǎn)換為更低頻率的時鐘。更小的邏輯部分能夠潛在地使用本地/局域時鐘來替代全局時鐘，因此不必使用不相稱的大型時鐘網(wǎng)絡(luò)。

  對易受干擾的設(shè)計而言，減少意外的邏輯干擾可大幅降低動態(tài)功耗。意外干擾是在組合邏輯輸出時產(chǎn)生的暫時性邏輯轉(zhuǎn)換。減少這種效應(yīng)的一個方法是重新考慮時序設(shè)計，以平衡時序關(guān)鍵路徑和非關(guān)鍵路徑間的延遲。用戶可在軟件工具的幫助下應(yīng)用這種方法，例如某軟件可通過組合邏輯移動寄存器的位置，以實現(xiàn)平衡時序。另外一種方法是引入流水線結(jié)構(gòu)，以減少組合邏輯深度，流水線還有助于增加速度。第二種方法對無意外干擾設(shè)計的效果不明顯，相反還可能增加功耗。

  功率分析工具

  方便快捷的精確功率估算工具，不僅有助于設(shè)計工程師對功率進行定量評估，同時也有助于加快產(chǎn)品設(shè)計進度。如果在初期功率評估工具和數(shù)據(jù)表中沒有實際數(shù)據(jù)，設(shè)計工程師就不能在設(shè)計階段走得更遠。獲取初期評估數(shù)據(jù)工具，可使設(shè)計人員在設(shè)計開始之前就進行功率估算。此外作為設(shè)計規(guī)劃，工程師可將布局和布線設(shè)計加載到更精確的功率評估持續(xù)當中，從而得到一個更精準的功耗描述。最好的評估工具可使仿真文件無縫集成到電源工具中，因而能夠獲得開關(guān)功率的精確描述；若不能進行仿真，則該工具也能自動給出FPGA設(shè)計的評估參數(shù)。

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